晶振選擇和電路板設(shè)計
　　晶振的選擇和PCB板布局會對VCXO CLK發(fā)生器的性能參數(shù)產(chǎn)生一定的影響。選擇晶體時，除了頻率、封裝、精度和工作溫度范圍，在VCXO應(yīng)用中還應(yīng)注意等效串聯(lián)電阻和負載電容。串聯(lián)電阻導致晶體的功耗增大。阻值越低，振蕩器越容易起振。
　　首先，要考慮PCB尺寸大小。PCB尺寸過大時，印制線條長，阻抗增加，抗噪聲能力下降，成本也增加；過小，則散熱不好，且鄰近線條易受干擾。在確定PCB尺寸后．再確定特殊元件的位置。最后，根據(jù)電路的功能單元，對電路的全部元器件進行布局。
　　晶振PCB設(shè)計
　　印制電路板(PCB)是電子產(chǎn)品中電路元件和器件的支撐件．它提供電路元件和器件之間的電氣連接。隨著電于技術(shù)的飛速發(fā)展，PCB的密度越來越高。PCB設(shè)計的好壞對抗干擾能力影響很大．因此，在進行PCB設(shè)計時．必須遵守PCB設(shè)計的一般原則，并應(yīng)符合抗干擾設(shè)計的要求。
　　晶體的選擇和PCB板布局會對VCXO CLK發(fā)生器的性能參數(shù)產(chǎn)生一定的影響。選擇晶體時，除了頻率、封裝、精度和工作溫度范圍，在VCXO應(yīng)用中還應(yīng)注意等效串聯(lián)電阻和負載電容。串聯(lián)電阻導致晶體的功耗增大。阻值越低，振蕩器越容易起振。負載電容是晶體的一個重要參數(shù)，首先，它決定了晶體的諧振頻率。一般晶體的標稱頻率指的是其并聯(lián)指定負載電容后的諧振頻率。應(yīng)當指出，此處的標稱頻率是當CL等于指定負載電容時利用公式(1)計算出的值，但不是利用計算出的值。因此，VCXO的調(diào)諧范圍與CL的值緊密相關(guān)。當負載電容值較小時，VCXO的調(diào)諧范圍限制在上端；同樣，電容值較大時，調(diào)諧范圍將限制在下端。負載電容的適當取值取決于VCXO的特性。例如，MAX9485設(shè)計中，為了均衡調(diào)諧范圍、調(diào)諧曲線中點、同時簡化電路板設(shè)計，我們選擇Ecliptek (ECX-5527-27) [2]具有14pf負載電容的27MHz晶體。使用這樣的晶體時，MAX9485具有±200ppm的牽引范圍。應(yīng)該指出，封裝會導致晶體牽引范圍的差異。一般金屬殼封裝比表貼器件(SMD)的牽引范圍更大。但是最近DAISHINKU公司[5]生產(chǎn)的一款新SMD晶體可達到與金屬殼晶體近似的牽引范圍。我們測試了這款SMD晶體(DSX530GA)，發(fā)現(xiàn)外接兩個4pf的并聯(lián)電容時可以實現(xiàn)±200ppm頻率牽引范圍。
　　為了限制VCXO的調(diào)諧范圍，可通過改變外部并聯(lián)電容設(shè)置向上的調(diào)節(jié)范圍。并聯(lián)電容取值范圍為4 - 7pf，取決于電路板寄生電容。另一方面，向下的調(diào)節(jié)范圍取決于內(nèi)部變?nèi)荻O管值，不能由外部改變。為了降低寄生電容對向上頻率調(diào)節(jié)范圍的影響，在電路板布局中應(yīng)盡可能的減少晶體引腳對地的寄生電容，保證引腳與地層和電源層之間的清潔。